CMOS电路中ESD保护结构要如何设计？
来源：网络 发布时间：05-06 点击：
摘要 : 静电放电会给电子器件带来破坏性后果，是导致集成电路失效的主要原因之一。随着集成电路技术的不断发展，CMOS电路的特征尺寸不断缩小，管的栅氧厚度越来越薄，芯片面积越来越大，MOS管所能承受的电流和电压也越来越小，外围环境没有改变。
静电放电会给电子器件带来破坏性后果，是导致集成电路失效的主要原因之一。随着集成电路技术的不断发展，CMOS电路的特征尺寸不断缩小，管的栅氧厚度越来越薄，芯片面积越来越大，MOS管所能承受的电流和电压也越来越小，外围环境没有改变。因此，为了进一步优化电路的ESD电阻性能，如何使整个芯片的有效面积尽可能小，ESD性能的可靠性满足要求，而不需要额外的工艺步骤，是IC设计人员主要考虑的问题。
ESD保护原理
ESD保护电路的设计是为了避免工作电路对ESD放电路径的破坏，保证ESD发生在任意两个芯片引脚之间，并有合适的低阻旁路将ESD电流引入电源线。这种低阻旁路不仅要吸收ESD电流，还要箝位工作电路的电压，防止工作电路因电压过载而损坏。当电路正常工作时，防静电结构不工作，这使得ESD保护电路需要具有良好的工作稳定性，并且在发生ESD时能够快速响应。同时，在保护电路的同时，防静电结构本身不会受到损坏。防静电结构的负面影响（如输入延迟）必须在可接受的范围内，防静电结构应锁定。
CMOS电路ESD保护结构设计
大部分ESD电流来自电路外部，因此ESD保护电路一般采用pad、i/o电路设计。典型的i/o电路由输出驱动和输入接收器组成。ESD通过pad引入芯片。因此，所有与i/o中的pad直接相连的器件都需要建立一个并联的ESD低阻旁路，将ESD电流引入电压线，然后从电压线分配到芯片的每个引脚，以减少ESD冲击。对于i/o电路，连接到pad的输出驱动器和输入接收器必须确保当发生ESD时，形成与保护电路平行的低电阻路径，绕过ESD电流，并且保护电路的电压能够立即有效地箝位。但在这两部分正常工作时，并不影响电路的正常工作。
常用的ESD保护器件有电阻、二极管、双极晶体管、MOS管、晶闸管等，由于MOS管与CMOS工艺具有良好的兼容性，因此常用MOS管构成保护电路。
CMOS工艺下的NMOS管具有横向寄生的n-p-n（source-p-衬底漏极）晶体管，它在通电时可以吸收大量的电流。最典型的器件结构是门接地NMOS（GGNMOS）。
在正常操作下，NMOS横向晶体管将不导通。当发生ESD时，漏极和衬底耗尽区会发生雪崩，产生电子空穴对。部分空穴被源吸收，其余空穴流过基片。由于衬底电阻Rsub的存在，衬底电压升高。当衬底和源之间的PN结为正时，电子从源发射到衬底。这些电子被漏源间的电场加速，导致电子与空腔发生碰撞电离，从而形成更多的电子空穴对，增加流经n-p-n晶体管的电流，最终使NMOS晶体管发生二次击穿。此时，击穿不再可逆，NMOS管将被损坏。
为了进一步降低ESD两端输出驱动器上NMOS的电压，可以在ESD保护器件和GGNMOS之间增加电阻。这个电阻不会影响工作信号，所以不能太大。在平面布置图中通常使用多电阻。
仅采用一级ESD保护。当ESD电流较大时，电路中的管可能会发生故障。GGNMOS已打开。由于静电放电电流很大，基板和金属丝上的电阻不容忽视。此时，GGNMOS不能箝位输入和接收栅极电压，因为GGNMOS与输入和接收端衬底之间的IR压降是输入和接收端之间的压降。为了避免这种情况，可以在输入接收器附近增加一个小尺寸的GGNMOS用于二次ESD保护，它可以钳制输入和接收器的栅极电压。
在布置图中，要注意：
（1）外围Vdd和VSS布线应尽可能宽，以减少布线的阻力；
（2） 设计了vdd-vss之间的电压箝位结构，并在静电放电时提供vdd-vss的直接低阻抗电流放电通道。对于较大的电路，最好在芯片周围放置一个这样的结构。如果可能的话，在芯片周围放置多个Vdd和VSS焊盘，也可以增强整个电路的抗ESD能力；
（3） 外围保护结构的电源和接地接线尽量与内部接线分开，外围ESD保护结构尽量均匀设计，避免布局设计中ESD薄弱环节；
（4） ESD保护结构的设计应在ESD性能、芯片面积和保护结构等方面对电路特性进行平衡，如输入信号完整性、电路速度、输出驱动能力等，并考虑工艺的容差，优化电路设计；
（5） 在实际设计的电路中，没有直接的vdd-vss电压钳位保护结构。此时，vdd-vss之间的电压钳位和ESD电流放电主要利用了整个芯片的整个电路中阱与衬底之间的接触空间。因此，在外围电路中，应尽可能增加阱与衬底的接触，且N+P+间距相同。如果有空间的话，最好在vdd和vss焊盘的旁边和周围增加vdd-vss电压钳位保护结构，这样不仅增强了vdd-vss模式下的抗ESD能力，而且增强了i/o-i/o模式下的抗ESD能力。
一般来说，按照上述一般原则，在考虑与芯片面积折衷的情况下，一般亚微米CMOS电路的抗ESD电压可达2500V以上，可以满足商用民用电路设计的ESD可靠性要求。
对于深亚微米和大规模CMOS的ESD结构设计，不再采用传统的ESD保护结构。大多数深亚微米工艺的铸造生产线都有自己的外标ESD结构，并有严格的ESD结构设计规则。设计者只能调用自己的结构，这可以使芯片设计者更加关注电路本身的功能和性能。
结束语
随着CMOS工艺的进步，ESD保护越来越困难。ESD保护不仅仅是输入或输出引脚的设计，更是整个芯片的静电保护。
另外，芯片中的每个i/o电路都需要建立相应的ESD保护电路。另外，采用全芯片保护结构是一个很好的选择，也可以节省I/OPAD上ESD器件的面积
